Nuovo originale XC18V04VQG44C Spot Stock FPGA Campo programmabile Gate Array Logic IC Chip Circuiti integrati
Caratteristiche del prodotto
TIPO | DESCRIZIONE |
Categoria | Circuiti integrati (CI) |
Mfr | AMD Xilinx |
Serie | - |
Pacchetto | Vassoio |
Stato del prodotto | Obsoleto |
Tipo programmabile | Nel sistema programmabile |
Dimensione della memoria | 4Mb |
Tensione – Alimentazione | 3 V ~ 3,6 V |
temperatura di esercizio | 0°C ~ 70°C |
Tipo di montaggio | Montaggio superficiale |
Pacchetto/custodia | 44-TQFP |
Pacchetto dispositivo del fornitore | 44-VQFP (10×10) |
Numero del prodotto base | XC18V04 |
Documenti e supporti
TIPO DI RISORSA | COLLEGAMENTO |
Schede tecniche | Serie XC18V00 |
Informazioni ambientali | Certificazione RoHS Xiliinx |
Obsolescenza PCN/EOL | Dispositivi multipli 01/giu/2015 |
Modifica dello stato della parte PCN | Parti riattivate il 25 aprile 2016 |
Scheda tecnica HTML | Serie XC18V00 |
Classificazioni ambientali ed di esportazione
ATTRIBUTO | DESCRIZIONE |
Stato RoHS | Conformità ROHS3 |
Livello di sensibilità all'umidità (MSL) | 3 (168 ore) |
Stato REACH | REACH Inalterato |
ECCN | 3A991B1B1 |
HTSUS | 8542.32.0071 |
Risorse addizionali
ATTRIBUTO | DESCRIZIONE |
Pacchetto standard | 160 |
Memoria Xilinx – Prompt di configurazione per FPGA
Xilinx presenta la serie XC18V00 di PROM di configurazione programmabili nel sistema (Figura 1).I dispositivi di questa famiglia da 3,3 V includono una PROM da 4 megabit, una da 2 megabit, una da 1 megabit e una da 512 kilobit che forniscono un metodo facile da usare ed economico per riprogrammare e archiviare i bitstream di configurazione FPGA Xilinx.
Quando l'FPGA è in modalità Master Serial, genera un clock di configurazione che guida la PROM.Dopo un breve tempo di accesso dopo l'abilitazione di CE e OE, i dati sono disponibili sul pin PROM DATA (D0) collegato al pin DIN FPGA.I nuovi dati sono disponibili un breve tempo di accesso dopo ogni fronte di clock in salita.L'FPGA genera il numero appropriato di impulsi di clock per completare la configurazione.Quando l'FPGA è in modalità seriale slave, la PROM e l'FPGA vengono sincronizzati da un clock esterno.
Quando l'FPGA è in modalità Master Select MAP, l'FPGA genera un clock di configurazione che guida la PROM.Quando l'FPGA è in modalità Slave Parallel o Slave Select MAP, un oscillatore esterno genera il clock di configurazione che guida la PROM e l'FPGA.Dopo che CE e OE sono abilitati, i dati sono disponibili sui pin DATA (D0-D7) della PROM.I nuovi dati sono disponibili un breve tempo di accesso dopo ogni fronte di clock in salita.I dati vengono registrati nell'FPGA sul successivo fronte di salita del CCLK.Un oscillatore a funzionamento libero può essere utilizzato nelle modalità Slave Parallel o Slave Select MAP.
È possibile collegare in cascata più dispositivi utilizzando l'uscita CEO per pilotare l'ingresso CE del dispositivo successivo.Gli ingressi dell'orologio e le uscite DATI di tutte le PROM di questa catena sono interconnessi.Tutti i dispositivi sono compatibili e possono essere collegati in cascata con altri membri della famiglia o con la famiglia di PROM seriali programmabili una sola volta XC17V00.