(Componenti elettronici) 5V927PGGI8

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PROCESSORE DI SEGNALE DIGITALE A 24 BIT

Il Motorola DSP56307, un membro della famiglia DSP56300 di processori di segnali digitali programmabili (DSP), supporta applicazioni di infrastruttura wireless con operazioni di filtraggio generali.Il coprocessore di filtro avanzato su chip (EFCOP) elabora gli algoritmi di filtro in parallelo con il funzionamento principale, aumentando così le prestazioni e l'efficienza complessive del DSP.Come gli altri membri della famiglia, il DSP56307 utilizza un motore ad alte prestazioni con ciclo di clock singolo per istruzione (compatibile con il codice con la popolare famiglia core DSP56000 di Motorola), un cambio a barile, indirizzamento a 24 bit, una cache di istruzioni e un controller di accesso diretto alla memoria, come nella Figura 1. DSP56307 offre prestazioni a 100 milioni di istruzioni (MIPS) al secondo utilizzando un clock interno da 100 MHz con core da 2,5 volt e alimentazione di ingresso/uscita indipendente da 3,3 volt.

Panoramica
Utilizzando l'architettura basata su colonne ASMBL (Advanced Silicon Modular Block) di seconda generazione, XC5VLX330T-3FFG1738I contiene cinque piattaforme distinte (sottofamiglie), la scelta più ampia offerta da qualsiasi famiglia FPGA.Ciascuna piattaforma contiene un diverso rapporto di funzionalità per soddisfare le esigenze di un'ampia varietà di progetti logici avanzati.Oltre alla struttura logica più avanzata e ad alte prestazioni, gli FPGA XC5VLX330T-3FFG1738I contengono molti blocchi a livello di sistema hard-IP, tra cui potenti RAM/FIFO a blocchi da 36 Kbit, slice DSP 25 x 18 di seconda generazione, tecnologia Select IO con built-in in impedenza controllata digitalmente, blocchi di interfaccia sincrona alla sorgente Chip Sync, funzionalità di monitoraggio del sistema,

CARATTERISTICHE
Nucleo DSP56300 ad alte prestazioni
● 100 milioni di istruzioni al secondo (MIPS) con un clock di 100 MHz con core a 2,5 V e 3,3 VI/O
● Codice oggetto compatibile con il core DSP56000
● Set di istruzioni altamente parallelo
● Unità logica aritmetica dei dati (ALU)
- Moltiplicatore-accumulatore parallelo a 24 x 24 bit completamente pipeline
- Shifter a barile parallelo a 56 bit (spostamento e normalizzazione rapidi; generazione e analisi del flusso di bit)
- Istruzioni ALU condizionali
- Supporto aritmetico a 24 o 16 bit sotto controllo software
● Unità di controllo del programma (PCU)
- Supporto per codice indipendente dalla posizione (PIC).
- Modalità di indirizzamento ottimizzate per applicazioni DSP (inclusi offset immediati)
- Controller della cache delle istruzioni su chip
- Stack hardware espandibile con memoria su chip
- Loop DO hardware nidificati
- Interruzioni di ritorno automatico veloci
● Accesso diretto alla memoria (DMA)
- Sei canali DMA che supportano accessi interni ed esterni
- Trasferimenti mono, bi e tridimensionali (compreso il buffering circolare)
- Interrupt di trasferimento di fine blocco
- Triggering da linee di interruzione e da tutte le periferiche
● Anello ad aggancio di fase (PLL)
- Consente la modifica del basso fattore di divisione della potenza (DF) senza perdita di bloccaggio
- Clock di uscita con eliminazione dello skew
● Supporto per il debug hardware
- Modulo di emulazione su chip (su CE).
- Porta di accesso di prova (TAP) del gruppo di azione di test congiunto (JTAG)
- La modalità di tracciamento degli indirizzi riflette gli accessi alla RAM del programma interno sulla porta esterna